Test y Medición. Prueba con menos estrés. Circuitos impresos están desafiando la efectividad de la prueba tradicional en el circuito

 

 

Los cambios en las características de los tableros de circuitos impresos están desafiando la efectividad de la prueba tradicional en el circuito.

Por Suto Anthony, Teradyne - Test y Medición del

SIDEBAR
Anatomía de un controlador actual de vigilancia en tiempo real

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Durante más de 40 años, las TIC (prueba en circuito) ha sido fundamental en la identificación de defectos en proceso de incontables variedades de población PCB (placa de circuito impreso) asambleas. Un probador en el circuito funciona mediante la conexión eléctrica a la junta a prueba a través de una cama de clavos de luminarias. Durante las TIC, cada componente activo y pasivo suele ser aislado de los componentes de los alrededores y se prueba de forma individual. Esto divide y vencerás técnica permite un sistema de TIC para probar virtualmente cualquier complejo de PCB sin la necesidad de un conocimiento detallado de la funcionalidad de la asamblea general de. Si todos los componentes individuales pasan sus pruebas, y pantalones cortos no se abre o se encuentran entre las redes de la señal, entonces es probable que el PCB esté libre de defectos de montaje y funciona correctamente en su aplicación de destino.
El mismo éxito que las TIC ha sido durante décadas en la búsqueda de defectos de fabricación desde el principio la línea de producción donde son menos costosos de reparar, se ha producido un cambio sustancial en las características de los conjuntos instalados a bordo probado que desafían la continuación del uso de las TIC. Tensiones de alimentación han ido disminuyendo con el fin de minimizar la disipación de la energía en los montajes de PCB más complejo y más potencia de hambre. niveles lógicos han disminuido drásticamente a partir de 5 V a menos de 1 V en muchos casos, con algunas tecnologías que exhiben lo menos 250 mV diferencia entre un nivel lógico alto y un nivel bajo de la lógica. El número de tensiones de alimentación diferentes y sus correspondientes niveles de la lógica en las asambleas de PCB ha ido en constante aumento y, con algunos conjuntos que contengan más de seis diferentes lógica digital I / O los niveles. Todos estos cambios hacen que sea difícil para un probador de los recursos digitales en el circuito para detectar con precisión los niveles digitales de baja tensión lógica en un DUT (dispositivo bajo prueba).
Además de la tensión de las pruebas de desafío-bajo, contemporánea dispositivos IC son cada vez más sensibles a la EOS (sobretensión eléctrica) que accidentalmente puede ocurrir durante el circuito de pruebas en. fiabilidad de investigación IDC ( Ref 1. ) ha demostrado que la tensión en la que las sucesivas generaciones de dispositivos semiconductores dañarse ha ido convergiendo con las descargas electrostáticas (protección) de tensión real de la EDS en los pines del dispositivo, que ha dado lugar a un margen de seguridad más pequeño para el estrés sobretensión ( Figura 1 ).Velocidad gigabit Superior de señalización de pines I / O ha reducido aún más la eficacia de los regímenes de protección ESD, sobre todo porque-pad diseños de alta velocidad no puede tolerar la capacidad adicional de un dispositivo de protección robusta. Por último, hoy de alta complejidad, de nodo-cuentan las juntas de alta hacen que sea difícil determinar si el programa de las TIC es un componente accidental abrumar con una tensión excesiva o-los altos niveles que pueden dañar el producto o degradar su rendimiento con el tiempo.
EOS daños

Figura 1. La tensión en la que las sucesivas generaciones de dispositivos semiconductores se dañan y la tensión de protección contra descargas eléctricas reales en los pines del dispositivo han sido rápidamente convergentes, lo que permite un margen de seguridad más bajo para el estrés de sobretensión. 

EOS puede ser causada por una serie de mecanismos diferentes durante las pruebas en el circuito de las asambleas de PCB. fracasos EOS-relacionados en los dispositivos semiconductores se pueden clasificar por sus mecanismos de falla primaria: fallos térmicamente inducida, electromigración, y los fracasos eléctricos relacionados con el campo. La comprensión de cómo los dispositivos de semiconductor puede dañarse le ayudará a determinar las estrategias apropiadas de mitigación en las TIC.
Al aplicar los vectores lógicos digitales en un dispositivo de IC para validar su funcionalidad, es posible que necesite la fuerza brevemente una salida lógica pin a nivel de la lógica opuesta a generar un estado de la lógica particular, en un nodo. Si el dispositivo de salida no puede ser llevado a un estado de alta impedancia durante esta operación, por encima de lo normal la corriente fluirá dentro o fuera de la estructura del dispositivo de salida del transistor. Este nodo obligando a que se llama "El motor posterior" y puede causar daño al equipo si no se aplica.
La principal preocupación con motor posterior salida de las estructuras de semiconductores es que el calentamiento Joule se puede producir en los cables de unión y las capas de metalización en el dado ( Ref.. 2 ). La ampliación continua de canales de longitud transistor y ancho de la capa de metalización para dar cabida a mayor velocidad de señalización y una mayor funcionalidad ha hecho de CI dispositivos actuales más susceptibles a daños por calentamiento Joule que las generaciones anteriores de silicio fueron. El aumento gradual de las temperaturas de morir es también una preocupación por los acontecimientos a largo backdrive o backdrive pulso repetitivo con un alto ciclo de trabajo.
Si un dispositivo backdriven no está controlada por la plataforma de prueba y se le permite cambiar estados de la lógica o convertirse en tri-dijo, una tensión transitoria grandes normalmente aparecerá en el nodo. Esto da lugar a picos de tensión cuando el probador cambia rápidamente la corriente a través del camino inductivo entre sus recursos controlador y el dispositivo backdriven. Al conocer la relación tensión-corriente de un inductor, se puede predecir el valor máximo pico de tensión con esta ecuación:

V = L * di / dt

donde V es la amplitud pico de voltaje, L es la inductancia camino, di es el cambio en la corriente, ydt es el tiempo que tarda el dispositivo de lógica para cambiar el estado. Por ejemplo, si la inductancia recorrido de la señal es de 1 μH, el cambio en la corriente es de 200 mA, y el cambio de estado de la lógica toma de 10 ns, entonces el voltaje valor previsto es de 20 V.

Figura 2. Este gráfico muestra el tiempo medio de ruptura dieléctrica (t _DB ) en función de la tensión de voltaje (V _OX ) a través del óxido de la puerta para espesores de óxido de varios (t _OX ).

Estos picos de alto voltaje pueden llegar a dañar las patillas del IC relacionada con este nodo a través de uno de varios mecanismos.Transitoria EOS puede crear campos eléctricos de alta a través de la capa de la puerta de óxido de entrada del dispositivo de salida o transistores de efecto de campo. La transitoria inmediatamente puede atravesar estas capas de óxido de la puerta, si la tensión supera el potencial que soporta dieléctrico del material, lo que pone en cortocircuito la puerta que controla el canal y la destrucción de la funcionalidad del transistor.
Por otra parte, el evento EOS pueden generar portadores calientes en la estructura de la red de silicio del transistor que se aceleran a velocidades lo suficientemente alta como para superar la barrera de energía en el Si-SiO ₂ interfaz y entrar por la puerta de óxido de capa fina. Si el portador de calor tiene una vida útil bastante larga, de ionización de impacto podría generar pares electrón-hueco-secundaria.Estos hoyos pares de electrones atrapados en última instancia, generar carga en la capa dieléctrica del transistor, y la carga atrapada alteraría varias características del transistor, incluyendo el desvío de la tensión umbral del dispositivo y el dispositivo de la transconductancia. eventos transitorios de sobretensión también podría dar lugar a SILC (estrés inducido por la corriente de fuga) TDDB (tiempo de ruptura dieléctrica) dependiente de cuestiones y ( Ref. Ref 3 y 4. ).
La mayoría de los estudios en óxido de fiabilidad puerta de aceptar la 1 / E-agujero de inyección modelo ánodo como un modelo preciso, especialmente en los altos campos eléctricos. El gráfico de la Figura 2 parcelas de 1 / modelo E de óxido de la puerta-de varios espesores. A partir de este gráfico, puede encontrar que una condición de estrés sobretensión de 9 V con una duración del orden de decenas de nanosegundos puede dañar las capas de óxido de la puerta-los más comunes en la producción de hoy.
Figura 3 ilustra un caso típico transitoria durante las pruebas en circuito de una puerta lógica que accidentalmente las transiciones de un estado backdrive a un estado no-backdrive. La amplitud pico de la tensión transitoria es de 15 V y tiene una duración de muchos nanosegundos.
Al combinar los datos en la Figura 2 con el perfil transitoria se muestra en la figura 3, se puede ver que un evento de las TIC sobretensión transitoria puede dañar fácilmente un dispositivo semiconductor IC. Esta misma alta tensión transitoria de motor posterior no controlado en un pin de IC también puede inducir CMOS latch-up. CMOS latch-up se produce cuando un dispositivo alcanza un umbral de voltaje y corriente que causa un parásito SCR (rectificador controlado de silicio) la estructura de la matriz para encender entre la tensión de alimentación y terminales de tierra. Una vez activada, la condición de latch-up se mantendrá hasta que la tensión de alimentación se elimina. Latch-up puede crear daños EOS, debido a que el SCR se creará una ruta de baja impedancia entre los terminales de tensión de alimentación de un dispositivo y aumentará considerablemente la disipación de la matriz de energía y temperatura de funcionamiento.
Control de daños

Figura 3. Esta ilustración de un evento transitorio típico durante en el circuito de pruebas de una puerta lógica que accidentalmente las transiciones de un estado backdrive a un backdrive estado se presenta, no que la amplitud pico de la tensión transitoria es de 15 V y que tiene una duración de nanosegundos muchos.

Afortunadamente, usted tiene varias opciones para eliminar la posibilidad de daño al equipo en las TIC. Una estrategia sería la de aprovechar el IEEE 1149.1 y 1149.6 del límite de exploración integrada en las estructuras de la capacidad de prueba siempre que sea posible. Estos métodos de ensayo uso nativo dispositivos IC de la placa para probar la conectividad de diversos defectos, y que utilizan los pines del IC para generar y recibir voltajes de prueba. De esta manera, los niveles de lógica en modo de misión están interactuando con otros dispositivos que son compatibles con las normas comunes de oscilación del voltaje, y el daño EOS se evita casi con toda seguridad. Por supuesto, los niveles de la lógica correcta aún se debe utilizar para el límite de exploración TAP (Test puerto de acceso) pines de entrada y salida y cualquier otra señal que interactúan directamente con el sistema de prueba.
Otro método que es poco probable que induce daño EOS es el llamado método de prueba vectorless sin motor que utiliza un análogo de pequeña amplitud de la onda de seno como una señal de prueba en un nodo y utiliza una placa sensor capacitivo próximo al dispositivo bajo prueba para la detección de la señal.
Si bien estas opciones son opciones viables para reducir al mínimo la posibilidad de daños EOS durante las pruebas en circuito, estas técnicas se han diseñado realmente para resolver otros problemas fundamentales, tales como menor acceso eléctrico, y sus desarrolladores se esfuerzan por mejorar la prueba y el vector tiempo de desarrollo y ayudar a en las pruebas de los dispositivos pasivos como los conectores y tomas de corriente. Además, muchos de los diseños consejo aún no tienen plenamente las ventajas de la exploración del límite como una estrategia de pruebas, y pruebas vectorless puede aumentar los costes de fijación, debido a la necesidad de que las placas de sensores y tarjetas de multiplexor.
Para ayudar a resolver el dilema EOS, una tecnología relativamente nueva puede responder a los desafíos de las pruebas de dispositivos de bajo voltaje mientras que proporciona características de supervisión a un nivel por red, asegurando que los dispositivos IC no se daña accidentalmente a través de eventos de sobretensión o sobrecorriente. Los sistemas experimentales que utilizan esta nueva tecnología incluye un controlador pin TIC que contiene circuitos dedicados para supervisar la salida de corriente entregado a cada nodo en la pizarra en tiempo real. Cada conductor de las TIC auto-monitoreo se puede programar con un usuario único proporcionado por el nivel de backdrive actual y un valor backdrive tiempo de duración. Estos valores pueden ser obtenidos a partir de una biblioteca, determinado durante la etapa de depuración, o simplemente determina a partir de la experiencia del ingeniero. El probador puede generar informes backdrive que detallan los eventos en un tablero a prueba, y se puede ejecutar estos informes durante la depuración o en cualquier momento durante la producción para asegurarse de que nada ha cambiado.
En caso de los valores programados debe superarse dentro de la producción (como consecuencia de otro defecto de montaje), el probador puede establecer un indicador caso backdrive para ese nodo de salón, reduce automáticamente el controlador actual de las TIC, y desconecte el controlador de la placa bajo prueba. El límite posterior de la backdrive actual antes de que el conductor pin TIC se desconecta elimina la posibilidad de una tensión transitoria de un cambio repentino de corriente y protege el tablero de un posible caso de EOS.
El uso de este tipo de sistema de prueba, también puede generar un informe backdrive durante el desarrollo de los ensayos del programa para identificar los componentes que están recibiendo los eventos de sobrecorriente que podría resultar perjudicial. Además, el inadecuado nivel de asignación de la lógica que excedan de un fabricante límites de tensión recomendada puede ser rápidamente localizado durante el desarrollo de los ensayos del programa, porque las condiciones de sobretensión en una vuelta nodo en una o más estructuras EDS o parasitarias estructuras de unión PN y el resultado en una bandera backdrive; que A continuación, puede modificar el programa del sistema de pruebas para eliminar estas condiciones potencialmente perjudiciales. Mediante el uso de un controlador de las TIC autocontrol, puede prevenir el daño EOS, lo que le permitirá tomar ventaja de vector digital completo de pruebas para mejorar la cobertura global de la prueba y diagnóstico.
de autocontrol en los conductores de acción
Con este método de ensayo, hemos ayudado a los fabricantes de descubrir problemas backdrive que no se dieron cuenta que tenían. En un caso, el fabricante ha desarrollado un programa de prueba para una placa PC 2000-nodo, pero el programa no se aprovechó de los controladores digitales con características de auto-monitoreo. Después de utilizar sólo herramientas de software, los programadores se indica que el programa de pruebas fue depurado totalmente y que no había actividad probador que pueden inducir a las condiciones de sobreintensidad o sobretensión.
Hemos migrado el programa de pruebas a una plataforma que contiene los recursos de autocontrol del conductor y genera un informe backdrive. El informe indica que hubo más de 130 eventos backdrive superior a 50 mA, y algunos eran tan altas como 600 mA con una duración de 0,1 ms a 42 ms. En investigaciones adicionales, hemos descubierto que varios eventos de gran intensidad fueron causadas simplemente mediante el cobro de los condensadores de gran oportunidad y la conducción en los componentes pasivos de baja impedancia.
La mayoría de los eventos de sobrecorriente, sin embargo, se IC posterior los casos de prueba que podría provocar lesiones EOS en los componentes de PCB. Ejemplos de esto fueron los dispositivos de gran tamaño que se supone que es tri-declaró pero en realidad sigue manejando una lógica de uno o cero y, por tanto backdriven ser. El programa de pruebas fue modificada rápidamente para eliminar las condiciones no deseadas backdrive y enviado a la producción.
Un segundo caso de prueba participan un fabricante de gran volumen que estaba probando un producto en miniatura en una plataforma TIC de forma individual que contiene niveles lógicos programables. El programa de pruebas se migró a un sistema de prueba diferentes, y la tasa de defectos de inmediato aumentó en un factor de 5 a 1 en esa línea de fabricación. Los ingenieros analizaron los tableros y concluyó que no había daños EOS en un número de dispositivos IC.Después de mucha investigación, el equipo de ingenieros determinó que el producto utilizado más de cuatro familias lógicas diferentes, pero estaba siendo probado en una plataforma de prueba que admite sólo dos asignaciones de nivel de la lógica. En consecuencia, los componentes de bajo voltaje fueron accidentalmente conducido a niveles de tensión que supera las especificaciones del fabricante del IC.
Sustitución de la plataforma de pruebas con uno que tenía por controlador lógico programable niveles de reducción de la tasa de defectos de vuelta a la normalidad y se elimina el daño EOS en la etapa de las TIC. Un conductor de auto-monitoreo se han identificado este tipo de problema inmediatamente, porque los niveles más altos de unidad que han dado lugar a corrientes más altas de lo normal que fluye dentro y fuera de los nodos.
Las TIC sigue siendo la metodología de la prueba preferida para la rápida identificación de los defectos del proceso y componente de la cadena de montaje, pero la disminución cambios de nivel de la lógica-, un número creciente de familias lógicas, y una susceptibilidad creciente a los daños EOS son sólo algunas de las tendencias en las asambleas de hoy PCB ese desafío el uso continuado de las TIC. Individualmente controlador programable y los recursos del sensor con una alta precisión y características de auto-monitoreo puede ayudar a frenar la pérdida de rendimiento debido a la EOS y ampliar la utilidad de las plataformas TIC por parte de "la prueba con menos estrés."
REFERENCIAS
1. JEP155, " Recomendaciones EDS Meta niveles de HBM MM Calificación / ", JEDEC, agosto de 2008.www.jedec.org .
2. Defensa Norma 00-53, número 3, "Los límites de funcionamiento seguro para motor posterior," Ministerio de Defensa del Reino Unido, octubre de 2007. www.dstan.mod.uk .
3. Suto, AJ y J. McNeill, " La historia de fondo al giro , " Test y Medida Mundial , septiembre de 2007.www.tmworld.com/2007_09 .
4. Wu, J., y E. Rosenbaum, " Puerta de óxido de fiabilidad en el pulso con el estrés como la EDS ",IEEE Transactions on Electron Devices , Volumen 51, Número 9 de septiembre de 2004.www.ieeexplore.ieee.org .
Anthony J. Suto es el jefe científico responsable de Teradyne Asamblea de prueba de la División de TIC y automatizado de inspección de rayos x en las tecnologías de North Reading, MA.

Anatomía de un controlador actual de vigilancia en tiempo real

La figura representa a un conductor / IC del sensor que tiene la capacidad para controlar el actual nivel de producción y determinar la duración de la corriente. La bandera actual backdrive se puede programar desde tan sólo 15 mA hasta un máximo de 500 mA.
El contador de duración de backdrive es bi-modal en operación, proporcionando un tiempo corto, fijo de 500 ns o más, rango programable entre 1 ms y 25 ms. El contador de tiempo corto se suele utilizar para localizar todos los eventos backdrive durante el desarrollo del programa, y ​​el contador de tiempo más largo se suele utilizar durante la producción para controlar los eventos no deseados backdrive que pueden ocurrir como resultado de errores de fabricación en el montaje.
Otras características incluyen una impedancia de circuito cerrado de salida de 0,1 Ω, una tarifa de ciénaga programable, un sensor de corto circuito, y la protección contra sobretensiones que un seguimiento activo de los niveles excesivos. El controlador de cuatro cuadrantes y el sensor de dos niveles han sido diseñados para probar con precisión las tecnologías de bajo voltaje con una especificación garantizada de ± 15 mV en el rango de operación de -2,5 V a 5,5 V.

-Anthony J. Suto

Fuente:

http://www.tmworld.com/article/512895-Testing_with_less_stress.php